Использование рекурсивного присваивания внутри цикла for в Verilog

avatar
GeekyScientist
1 июля 2021 в 20:38
182
1
1

Я пытаюсь реализовать в Verilog функцию оценки пригодности, которая называется функцией Розенброка (https://en.wikipedia.org/wiki/Rosenbrock_function). Проблема, с которой я столкнулся, заключается в том, что если я использую следующий код, он дает мне неопределенное состояние, поскольку к проводу подключено 4 драйвера fitness_val.

module test_module1 ( x, fitness);
    input   [4*2 -1:0]  x;  
    output  [1:0]   fitness;

    wire [1:0] x_i;
    wire [1:0] x_im1;
    wire [3:0] fitness_val;
    wire [3:0] a;
    wire [3:0] b;
    wire [1:0] x_array1 [3:0];
    
    genvar k;
        assign fitness = fitness_val;
        genvar j;
    
        generate
        for (j =0 ; j <4 ; j = j+1) begin
                assign x_array1[j] = x[2*j +: 2];
        end
                for (k=1; k<4; k=k+1) begin
                    assign x_i      = x_array1[k];
                    assign x_im1    = x_array1[k-1];
                    assign a = 100*(x_i[1:0] - x_im1[1:0])*(x_i[1:0] - x_im1[1:0]);
                    assign b = (1 - x_im1[1:0])*(1 - x_im1[1:0]);
                    assign fitness_val = fitness_val + a[2:1] + b[2:1];
            end
        endgenerate
endmodule

module tb_tm1();
  wire  [1:0]   fitness;
  wire [4*2-1:0] x_array;
  test_module1 tm1(x_array, fitness);
  assign x_array = 8'b11100100;
endmodule

Однако, если я разверну цикл for в этом формате, я получу правильный вывод.

assign fitness_val = 100*(x_array1[1] - x_array1[0])*(x_array1[1] - x_array1[0]) + (1 - x_array1[0])*(1 - x_array1[0]) 
+ 100*(x_array1[2] - x_array1[1])*(x_array1[2] - x_array1[1]) + (1 - x_array1[1])*(1 - x_array1[1])
+ 100*(x_array1[3] - x_array1[2])*(x_array1[3] - x_array1[2]) + (1 - x_array1[2])*(1 - x_array1[2]);

Есть ли способ реализовать это рекурсивно в Verilog?

Источник

Ответы (1)

avatar
Greg
2 июля 2021 в 03:27
1
Операторы

assign выполняются одновременно; не последовательно. Циклы генерации статично развертываются во время разработки. Когда два оператора assign передают разные значения в одну и ту же сеть, результатом будет x.

.

Для выполнения последовательных операций вам понадобится блок always.

Минимальное изменение (плюс заголовок в стиле ANSI):

module test_module1 (
    input   [4*2 -1:0]  x,
    output  [1:0]   fitness ); // <-- ANSI style header

    reg  [1:0] x_i; // 'always' block assign 'reg' type
    reg  [1:0] x_im1;
    reg  [3:0] fitness_val;
    reg  [3:0] a;
    reg  [3:0] b;
    wire [1:0] x_array1 [3:0]; // 'assign' drives 'wire' type
    
    interger k; // index for loop in an always block
    genvar j;   // index for a generate loop
    assign fitness = fitness_val;
    
    generate
        for (j =0 ; j <4 ; j = j+1) begin
            assign x_array1[j] = x[2*j +: 2];
        end
    endgenerate
    
    always @* begin // @* is auto-sensitivity, use for combination logic
        fitness_val = 4'b0000; // initial value, otherwise it infers a latch
        for (k=1; k<4; k=k+1) begin
            x_i      = x_array1[k];
            x_im1    = x_array1[k-1];
            a = 100*(x_i[1:0] - x_im1[1:0])*(x_i[1:0] - x_im1[1:0]);
            b = (1 - x_im1[1:0])*(1 - x_im1[1:0]);
            fitness_val = fitness_val + a[2:1] + b[2:1];
        end
    end
endmodule

К вашему сведению: 4 бита недостаточно для хранения десятичного значения 100. Вы хотите увеличить его, вы намеревались использовать 100 для представления 4 в двоичном формате (4'b0100)?